Verilogサブモジュール構文

.27 2009 FPGA-others comment(0) trackback(0)
Verilogでもサブモジュールを呼び出す機会が増えたのでこちらもメモ。
module top (
	input	A,
	output	B,
	...
);

sub_name label (
	.sub_portA(top_sigA),
	.sub_portB(top_sigB),
	...
);

endmodule	// ;をつけない!

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